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Intel Sapphire Rapids-SP Xeon CPU具有4个8-Hi HBM2E堆栈

发布时间:2021-08-23 17:17:42来源:

导读 英特尔已经披露了有关其 Sapphire Rapids-SP Xeon CPU 的第一条信息,该 CPU 将在多芯片设计中将 HBM​​2E 内存堆栈与主核心芯片

英特尔已经披露了有关其 Sapphire Rapids-SP Xeon CPU 的第一条信息,该 CPU 将在多芯片设计中将 HBM​​2E 内存堆栈与主核心芯片一起使用。

Intel Sapphire Rapids-SP Xeon CPU 在小芯片设计中包含 4 个具有 8-Hi 堆栈的 HBM2E 芯片,并使用 EMIB 与主内核芯片融合在一起

我们之前已经详细介绍了英特尔的 Sapphire Rapids-SP Xeon CPU,但根据HotChips 33期间发布的新信息,蓝队似乎正在披露更多有关其下一代 Xeon CPU 的花絮。

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据英特尔称,Sapphire Rapids-SP 将提供两种封装变体,一种标准配置和一种 HBM 配置。标准变体将采用由四个 XCC 芯片组成的小芯片设计,芯片尺寸约为 400 平方毫米。这是单个 XCC 芯片的芯片尺寸,顶级 Sapphire Rapids-SP Xeon 芯片上总共有四个芯片。每个管芯将通过 EMIB 互连,EMIB 的间距大小为 55u,核心间距为 100u。

标准的 Sapphire Rapids-SP Xeon 芯片将具有 10 个 EMIB 互连,整个封装的尺寸为 4446mm2。转向 HBM 变体,我们获得了更多的互连,它们位于 14 个,需要将 HBM​​2E 内存互连到内核。

四个 HBM2E 内存包将采用 8-Hi 堆栈,因此英特尔计划为每个堆栈提供至少 16 GB 的 HBM2E 内存,从而在 Sapphire Rapids-SP 包中总共提供 64 GB。谈到封装,HBM 变体的尺寸将达到惊人的 5700 平方毫米或比标准变体大 28%。与最近泄露的 EPYC Genoa 数据相比,Sapphire Rapids-SP 的 HBM2E 封装最终将大 5%,而标准封装将小 22%。

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